RISC 썸네일형 리스트형 RISC/CISC RISC / CISC 1. RISC 방식 1) 간단한 load/store 구조 레지스터 간 연산 : 50 % load/store : 20 % 이하 2) 단순한 명령어 고정길이 단순된 형식 주소 지정 방식 간단 3) 단순한 hard wired 제어 명령어 해독 간단 고속의 hard wired 기술 4) 다량의 register set 피연산자 및 프로세서 상태의 저장에 이용 칩 외부의 메모리 액세스 감소 최대 256개 (CISC:32개) 5) 빠른 클락 6) Pipelining 및 delayed branch Pipelining : 명령어를 겹쳐서 동시 실행 Delayed Branch : 분기 해소하기 전에 명령어를 한 개 더 실행 7) Harvard 구조 : 명령어 버스와 데이터 버스 분리 명령어 인출과 데.. 더보기 이전 1 다음